片上系統(tǒng)(SoC)的低功耗設計方法這幾年已經(jīng)發(fā)生了翻天覆地的變化。從簡單的時鐘門控和電壓調節(jié)，到今天復雜多樣的策略和工具，SoC的能效得到了全方位提升。
最早的時候，半導體行業(yè)主要依靠SPICE(一種電路仿真器)來評估晶體管級的功耗。SPICE的能力和速度有限，遠遠稱不上完美，但卻是當時最好用的工具。后來，SPICE逐漸從一個包羅萬象的電路仿真器，發(fā)展成為了功耗庫特征分析的推動因素，也促成了高精度門級功耗分析技術的實現(xiàn)。
后來，門級工具成為主導。門級工具以功耗庫特征分析為基礎，引入了新的抽象層次，再演化到寄存器傳輸級(RTL)工具、系統(tǒng)級方法，如今已進入硬件加速功耗剖析領域。從SPICE到門級工具的轉變標志著一個重大的變革。有趣的是，這一工具的發(fā)展路徑和前文提到的其他工具不完全相同。抽象層次越高，就越有可能降低功耗，但其準確性也會降低。隨著設計階段的不斷深入，分析的準確性會逐漸提高，但設計的靈活性卻會降低。
當今，物聯(lián)網(wǎng)、移動設備、汽車和數(shù)據(jù)中心等領域的飛速發(fā)展給芯片開發(fā)者帶來了前所未有的挑戰(zhàn)。他們必須在保持性能不受影響的前提下，優(yōu)先提高能效，在RTL及更高的抽象層次上實現(xiàn)準確性。例如，在硬件加速過程中使用真實的工作負載信息而不是綜合矢量，可以得到更貼合實際的功耗曲線評估結果。這考慮了芯片設計在實際應用中的表現(xiàn)，讓開發(fā)者可以切實了解數(shù)十億個時鐘周期的功耗。這種變化不僅代表了技術的進步，更說明在當今社會，功耗優(yōu)化已經(jīng)成為SoC設計成功與否的關鍵因素。
SoC低功耗設計領域囊括了電路級優(yōu)化到系統(tǒng)級電源管理技術等多學科方法，目前已經(jīng)取得了顯著進展。此外，使用機器學習算法進行預測性電源管理，并搭配使用實時功耗剖析工具和綜合仿真平臺，已成為了標準的實踐方式。專用于低功耗運行的硬件加速器在集成度上不斷提高，也標志著一項重大進展。各行各業(yè)對提高能效的迫切需求推動著這些技術不斷發(fā)展進步。
未來，低功耗設計需要在更高的抽象層次上實現(xiàn)更高的精度。這就涉及到為IP模塊、處理器內核、硬件加速器等開發(fā)更高級的模型。為此，業(yè)界正在積極創(chuàng)建模型結構、了解功耗依賴關系，并尋找處理大量工作負載數(shù)據(jù)的方法。
盡管我們已經(jīng)取得了低功耗設計的巨大進步，但挑戰(zhàn)依舊重重：如何在所有設計階段都達到最高精度?答案就是，我們需要不斷地優(yōu)化工具和方法，從而滿足日益提升的高能效設計標準。
用高能效SoC建設節(jié)能未來
新思科技提供軟件驅動的低功耗探索、分析和優(yōu)化技術，能夠應用于整個芯片設計周期。相關解決方案以業(yè)界知名的產(chǎn)品為基礎，適用于設計流程的每個階段，包括從架構探索到功耗硬件加速、初始的RTL開發(fā)階段到后面RTL逐漸成熟的階段、RTL-to-GDSII實現(xiàn)、自動測試向量生成和功耗簽核等階段。
從基本工具到復雜的硬件加速解決方案，低功耗設計方法已經(jīng)取得了令人矚目的飛躍。在當今能源效率至上的時代，對低功耗技術的需求正在迅速增長。未來，低功耗技術將持續(xù)演進，半導體領域也將持續(xù)發(fā)展創(chuàng)新，迎接更可持續(xù)的未來。
（來源：新思科技）
